TSV- आधारित त्रि-आयामी एकीकृत सर्किट

3 डी इंटीग्रेटेड सर्किट तकनीक का मुख्य लक्ष्य लंबवत रूप से स्टैकिंग चिप्स द्वारा 2 डी की भौतिक सीमा के माध्यम से तोड़ना है, और एक ही समय में उच्च घनत्व, उच्च प्रदर्शन, उच्च विश्वसनीयता और कम लागत की व्यापक आवश्यकताओं को पूरा करता है।

इसे प्राप्त करने के लिए, इस प्रक्रिया को चिप क्षेत्र को कम करने और डेटा ट्रांसमिशन बैंडविड्थ को बढ़ाने के लिए टिनी-व्यास TSV सरणियों के उपयोग सहित (TSV) तकनीक के माध्यम से थ्रू-सिलिकॉन के अनुकूलन पर ध्यान केंद्रित करने की आवश्यकता है, जबकि उच्च-स्पीड और कम-पावर उपकरणों की जरूरतों को पूरा करने के लिए TSV ऊंचाई और परजीवी कैपेसिटेंस को कम करना। इसके अलावा, थर्मल प्रबंधन डिजाइन को थर्मोडायनामिक और विद्युत स्थिरता सुनिश्चित करने के लिए गर्मी अपव्यय क्षमता को बढ़ाने के लिए आवश्यक है, और प्रक्रिया की गड़बड़ी को कम करने के लिए फ्रंट-एंड और बैक-एंड प्रक्रियाओं (FEOL\/BEOL) के लिए त्रि-आयामी एकीकृत प्रक्रिया की संगतता सुनिश्चित करें।

ठेठ कॉपर (CU) TSV विनिर्माण प्रक्रिया में छेद-छेद, इन्सुलेशन परत जमाव, आसंजन परत और प्रसार बैरियर लेयर बयान, बीज परत की तैयारी और इलेक्ट्रोप्लेटिंग भरे हुए तांबे की सामग्री के माध्यम से शामिल हैं, और फिर सिलिकॉन वेफर थिनिंग, उच्च-मूल्य संरेखण और बंधन तकनीक को पूरा करने की आवश्यकता है। अंततः, वेफर-लेवल बॉन्डिंग, ज्ञात गुड चिप (केजीडी) स्क्रीनिंग, और हेटेरोजेनियस डाई स्टैकिंग रणनीतियों को एक ऐसी प्रक्रिया की आवश्यकता होती है जो बड़े पैमाने पर अनुप्रयोगों के लिए 3 डी एकीकरण प्रौद्योगिकी के विकास को बढ़ावा देने के लिए प्रदर्शन, उपज और लागत को संतुलित करती है।

यह लेख मुख्य रूप से TSV- आधारित 3D एकीकृत सर्किट के प्रासंगिक ज्ञान का परिचय देता है, जो निम्नानुसार वर्णित हैं:

TSV विनिर्माण अनुक्रम वर्गीकरण और प्रक्रिया विशेषताओं

तीन आयामी एकीकृत सर्किट विधि

तीन आयामी एकीकृत सर्किट संबंध

TSV विनिर्माण अनुक्रम वर्गीकरण और प्रक्रिया विशेषताओं

एकीकृत सर्किट प्रक्रिया में TSV (थ्रू-सिलिकॉन के माध्यम से) की स्थिति के अनुसार, इसके विनिर्माण अनुक्रम को तीन श्रेणियों में विभाजित किया जा सकता है: पहले के माध्यम से, मध्य के माध्यम से, और अंतिम के माध्यम से। निम्नलिखित तीन प्रकार की प्रक्रियाओं के मुख्य अंतर और प्रमुख तकनीकी बिंदु हैं:

1। पहले के माध्यम से

प्रक्रिया अनुक्रम: TSV को CMOS फ्रंट-एंड प्रक्रिया (FEOL) से पहले निर्मित किया जाता है, अर्थात्, TSV नक़्क़ाशी, इन्सुलेशन लेयर डिपोजिशन, और प्रवाहकीय सामग्री भरने (जैसे कि पॉलीसिलिकॉन या टंगस्टेन) एक खाली सिलिकॉन वेफर पर पूरा हो जाता है, और फिर ट्रांजिस्टर्स और इंटरकॉन्नेक लेयर्स को तैयार किया जाता है।

कोर विशेषताएं: सामग्री चयन: बाद की सीएमओएस प्रक्रिया में टीएसवी संरचना को नुकसान से बचने के लिए इसे 1000 डिग्री (जैसे पॉलीसिलिकॉन, टंगस्टन) से ऊपर उच्च तापमान का सामना करना पड़ता है।

कनेक्शन: TSV एक टंगस्टन प्लग के माध्यम से धातु (M1) की पहली परत के साथ परस्पर जुड़ा हुआ है, और TSV की आसन्न परत को सीधे बंधे नहीं किया जा सकता है, इसलिए इसे एक प्लानर इंटरकनेक्शन परत द्वारा संक्रमण करने की आवश्यकता है।

लाभ: सरलीकृत प्रक्रिया (प्रसार बाधा\/बीज परत की कोई आवश्यकता नहीं), अच्छा थर्मल मिलान (पॉलीसिलिकॉन सीटीई सिलिकॉन के करीब है), उच्च पहलू अनुपात टीएसवी (20: 1 से ऊपर) के लिए समर्थन।

सीमाएँ: उच्च प्रतिरोधकता (पॉलीसिलिकॉन\/टंगस्टन प्रतिरोध तांबे की तुलना में बहुत अधिक है), बड़े TSV व्यास (1 ~ 5μm), सीमित लचीलेपन।

2। मध्य के माध्यम सेप्रक्रिया

प्रक्रिया अनुक्रम: TSV का निर्माण CMOS फ्रंट-एंड प्रोसेस (FEOL) पूरा होने के बाद किया जाता है और बैक-एंड प्रक्रिया (BEOL) पूरा हो जाता है, अर्थात, TSV को ट्रांजिस्टर के निर्माण के बाद डाला जाता है और TSV को मल्टी-लेयर इंटरकनेक्ट से पहले डाला जाता है।

प्रमुख विशेषताऐं:

सामग्री चयन: कॉपर (Cu) भरने को पसंद किया जाता है, उत्कृष्ट विद्युत गुणों (कम प्रतिरोध, कम परजीवी समाई) के साथ, लेकिन तांबे के संदूषण को रोकने के लिए एक जटिल प्रसार बाधा परत की आवश्यकता होती है।

कनेक्शन: TSV सीधे M1 परत के साथ जुड़ा हुआ है, जो उच्च डिजाइन लचीलापन प्रदान करता है, लेकिन एक अनुकूलित CMP प्रक्रिया (टंगस्टन प्लग को नुकसान पहुंचाए बिना तांबे को हटाने के लिए उच्च चयनात्मकता) की आवश्यकता होती है।

लाभ: मानक CMOS प्रक्रिया के साथ संगत, TSV पहलू अनुपात समान है, उच्च-परत धातु कनेक्शन (जैसे MN) का समर्थन करता है, और उच्च-प्रदर्शन आवश्यकताओं के लिए उपयुक्त है।

सीमाएँ: तांबे के थर्मल विस्तार (CTE) का गुणांक सिलिकॉन से बहुत अलग है, जो थर्मल तनाव का कारण बनाना आसान है। TSV नक़्क़ाशी को धातु की परत से बचने की आवश्यकता है, और कई डिजाइन बाधाएं हैं।

3। अंतिम के माध्यम सेप्रक्रिया

प्रक्रिया अनुक्रम: TSV का निर्माण CMOS पोस्ट-प्रोसेस (BEOL) के पूरा होने के बाद किया जाता है, जिसे दो उप-श्रेणियों में विभाजित किया गया है: पूर्व-बॉन्डिंग और पोस्ट-बॉन्डिंग:

आगे और पीछे के vias को संबंध बनाना: Beol पूरा होने के बाद, TSV को गढ़ा गया है, और फिर चिप को बंधुआ और डाउनगैग किया जाता है।

VIAS के माध्यम से पोस्ट-बॉन्डिंग: TSVs के गढ़े जाने से पहले पतले वेफर्स को बंधुआ किया जाता है और इंटरलेयर कनेक्शन इलेक्ट्रोप्लेटिंग या हॉट प्रेस बॉन्डिंग द्वारा प्राप्त किए जाते हैं।

प्रमुख विशेषताऐं:

सामग्री चयन: कॉपर मुख्यधारा भराव सामग्री है, जो TSV प्रत्यक्ष संबंध (जैसे Cu-Cu हॉट प्रेसिंग बॉन्डिंग) का समर्थन करता है और इसमें उच्च कनेक्शन शक्ति है।

कनेक्शन: TSVs को सीधे परतों (जैसे, MN से MN) में जोड़ा जा सकता है, लेकिन ढांकता हुआ परत नक़्क़ाशी चुनौतियों (जैसे, कम-के सामग्री का पार्श्व चौड़ीकरण) को हल करने की आवश्यकता है।

लाभ: TSV स्थान में लचीला है, विषम चिप स्टैकिंग का समर्थन करता है, और उच्च घनत्व एकीकरण के लिए उपयुक्त है।

सीमाएँ: नक़्क़ाशी प्रक्रिया जटिल है (ढांकता हुआ\/सिलिकॉन की कई परतों में प्रवेश करने की आवश्यकता है), और सीएमपी को अंतिम धातु परत के साथ संगत होने की आवश्यकता है, जो महंगा है।

4। प्रक्रिया तुलना और चयन आधार

प्रदर्शन प्राथमिकता: मध्यम माध्यम से होल (कॉपर टीएसवी) उच्च गति और कम-शक्ति परिदृश्यों के लिए उपयुक्त है; पहले के माध्यम से (पॉलीसिलिकॉन\/टंगस्टन) उच्च तापमान प्रक्रिया संगतता के लिए उपयुक्त है।

लागत-संवेदनशील: पैकेजिंग लागत को कम करने के लिए वेफर निर्माताओं द्वारा होल प्रक्रिया को पूर्वनिर्मित किया जा सकता है। छेद के माध्यम से पीछे को जटिल रूप से etched किया जाना चाहिए, और लागत अधिक है।

डिजाइन लचीलापन: मिड-वीआईए उच्च वृद्धि वाले धातु कनेक्शन का समर्थन करता है, और रियर वीआईएएस परतों में प्रत्यक्ष संबंध को सक्षम करता है, जबकि पहला वीआईए एक निश्चित स्थिति तक सीमित है।

विश्वसनीयता: छेद के माध्यम से पहले का थर्मल तनाव कम है, तांबे के प्रसार समस्या को छेद के माध्यम से बीच में हल करने की आवश्यकता होती है, और दूसरे को छेद के माध्यम से ढांकता हुआ परत के नक़्क़ाशी क्षति को अनुकूलित करने की आवश्यकता होती है। तीन प्रकार की प्रक्रियाओं के अपने फायदे और नुकसान हैं, और उन्हें उत्पाद आवश्यकताओं के अनुसार व्यापक रूप से चुना जाना चाहिए।

तीन आयामी एकीकृत सर्किट संबंध

3 डी इंटीग्रेटेड सर्किट में, चिप-टू-चिप बॉन्डिंग की स्टैकिंग विधि सीधे इंटरकनेक्शन घनत्व, गर्मी अपव्यय प्रदर्शन, और प्रक्रिया जटिलता को प्रभावित करती है, और मुख्य रूप से दो मोड में विभाजित होती है: फ्रंट-टू-फ्रंट (F2F) और फ्रंट-टू-बैक (F2B)।

1। फ्रंट-टू-फेस (F2F) स्टैकिंग

संरचनात्मक विशेषताएं: ऊपरी चिप को नीचे गिरा दिया जाता है, और निचले चिप के सामने सीधे बंधुआ होता है, और डिवाइस परत को एक दूसरे के विपरीत रखा जाता है।

उच्च-घनत्व इंटरकनेक्ट्स: टीएसवी के अलावा, ऊपरी और निचले चिप्स को सीधे धातु के धक्कों द्वारा बंधुआ किया जा सकता है, जिससे इंटरकनेक्ट्स की संख्या टीएसवी सीमा से अधिक हो सकती है, प्रक्रिया को सरल बनाती है और विश्वसनीयता में सुधार करती है।

प्रक्रिया लचीलापन: ऊपरी मर को द्वितीयक डिस्क समर्थन की आवश्यकता के बिना डाउनगैगिंग से पहले बंधुआ किया जा सकता है।

मुख्य सीमाएँ:

थर्मल चुनौतियां: डिवाइस में एकीकरण के बाद एक छोटी परत रिक्ति और उच्च गर्मी घनत्व है, इसलिए गर्मी अपव्यय डिजाइन को मजबूत करने की आवश्यकता है।

लिमिटेड मल्टी-लेयर विस्तार: यदि स्टैक दो परतों से अधिक है, तो ऊपरी चिप को F2B मोड में परिवर्तित करने की आवश्यकता होती है, और मेटल टक्कर इंटरकनेक्शन का लगातार उपयोग नहीं किया जा सकता है।

2। फ्रंट-टू-बैक (F2B) स्टैकिंग

संरचनात्मक विशेषताएं: ऊपरी चिप का सामना करना पड़ता है, और निचली चिप को पीछे से बांध दिया जाता है, और डिवाइस परतों को क्रमिक रूप से व्यवस्थित किया जाता है।

कोर लाभ: हीट ड्रेन ऑप्टिमाइज़ेशन: सिलिकॉन सब्सट्रेट हीट डिसिपेशन को बढ़ाने के लिए दो डिवाइस परतों के बीच स्थित है।

मल्टी-लेयर संगतता: प्रक्रिया प्रवाह को बार-बार विस्तारित किया जा सकता है, और यह स्वाभाविक रूप से तीन या अधिक परतों के साथ चिप्स को स्टैकिंग के लिए उपयुक्त है।

मुख्य सीमाएँ: प्रक्रिया जटिलता: ऊपरी चिप को पहले से पतला करने की आवश्यकता है, और झुकने और विरूपण को रोकने के लिए डिस्क को सहायता प्रदान करने की आवश्यकता है। इंटरकनेक्ट TSV पर निर्भर करता है: इंटरलेयर इंटरकनेक्शन पूरी तरह से TSVs की संख्या से निर्धारित होता है, और F2F के बम्प-स्तरीय इंटरकनेक्शन घनत्व को प्राप्त करना मुश्किल है।

3। स्टैकिंग विधि चयन आधार

दो-परत स्टैकिंग-फर्स्ट F2F: मेटल बम्प इंटरकनेक्ट्स के उपयोग को अधिकतम करें, लागत को कम करें और प्रक्रियाओं को सुव्यवस्थित करें।

तीन परतों और ऊपर के लिए अनिवार्य F2B: प्रक्रिया स्केलेबिलिटी सुनिश्चित करता है, लेकिन हाइब्रिड मोड (जैसे, पहली और अंतिम परतों के लिए F2F, मध्य परत के लिए F2B) के साथ जोड़ा जा सकता है।

कार्यात्मक आवश्यकताओं-चालित: विशिष्ट अनुप्रयोगों (जैसे, सेंसर, ऑप्टोइलेक्ट्रोनिक एकीकरण) को एक निश्चित अभिविन्यास की आवश्यकता हो सकती है, और स्टैकिंग विधि को कार्यात्मक डिजाइन के अनुसार चुना जाना चाहिए।

F2F इंटरकनेक्ट घनत्व और प्रक्रिया सादगी पर उत्कृष्टता प्राप्त करता है, जिससे यह दो-परत स्टैकिंग के लिए उपयुक्त हो जाता है; F2B थर्मल ऑप्टिमाइज़ेशन और मल्टी-लेयर संगतता के माध्यम से जटिल एकीकरण पर हावी है, जिसे प्रदर्शन और लागत को संतुलित करने के लिए लचीले ढंग से जोड़ा जा सकता है।

तीन आयामी एकीकृत सर्किट संबंध

3 डी इंटीग्रेटेड सर्किट के निर्माण में, बॉन्डिंग विधि का विकल्प सीधे उपज, लागत और प्रक्रिया दक्षता को प्रभावित करता है, जो मुख्य रूप से तीन मोड में विभाजित होते हैं: चिप-टू-चिप (डी 2 डी), चिप-टू-वेफर (डी 2 डब्ल्यू) और वेफर-टू-वफर (W2W)।

चिप-टू-चिप (डी 2 डी) संबंध

कोर विशेषताएं: एक एकल चिप सीधे एक ही चिप में बंधी होती है।

फ़ायदा:

उपज अनुकूलन: विफल चिप्स को बॉन्डिंग से पहले अस्वीकार कर दिया जा सकता है, ताकि समग्र उपज को प्रभावित करने वाले कम उपज चिप्स से बचें।

उच्च लचीलापन: छोटे आकार के चिप्स की बर्बादी को कम करने के लिए विभिन्न आकारों के चिप्स के स्टैकिंग के अनुकूल।

सीमाएँ:

कम दक्षता: समय लेने वाली चिप-बाय-चिप बॉन्डिंग, सीमित संरेखण सटीकता (आमतौर पर 5 ~ 10μM)। लागत-संवेदनशील: छोटे बैचों या उच्च-मूल्य वाले चिप्स के लिए उपयुक्त, बड़े पैमाने पर उत्पादन दक्षता अपर्याप्त है।

चिप-टू-वेफर (D2W) संबंध

कोर विशेषताएं: एक एकल चिप एक पूर्ण वेफर के लिए बंधी है।

फ़ायदा:

बेहतर दक्षता: चिप्स को तय होने के बाद बार -बार बंधुआ किया जाता है, लोडिंग समय को कम किया जाता है।

उपज नियंत्रण: दोनों वेफर्स और चिप्स को पूर्व-परीक्षण किया जा सकता है, लागत को कम करने के लिए विफलता क्षेत्रों को छोड़ दिया जा सकता है।

सीमाएँ:

थर्मल स्ट्रेस रिस्क: चिप्स और बॉन्डेड चिप्स को कई उच्च तापमान प्रक्रियाओं से गुजरना पड़ता है, जो विश्वसनीयता को चुनौती देता है।

जटिल प्रक्रिया: चिप और वेफर के बीच थर्मल विस्तार (CTE) के गुणांक का सटीक नियंत्रण आवश्यक है।

3। वेफर-टू-वेफर (W2W) बॉन्डिंग

कोर विशेषताएं: पूर्ण वेफर्स और पूर्ण वेफर्स की एक बार की बॉन्डिंग। लाभ:

उच्चतम दक्षता: एक एकल संरेखण में पूर्ण वेफर बॉन्डिंग, बड़े पैमाने पर उत्पादन के लिए उपयुक्त।

कम थर्मल प्रक्रिया: केवल एक उच्च तापमान प्रक्रिया की आवश्यकता होती है, और थर्मल तनाव का जोखिम कम होता है।

सीमाएँ:

उपज जोखिम: विफल होने वाले विफल चिप्स में विफलता कम एकल-परत की उपज के कारण समग्र लागतों में वृद्धि होगी।

आकार सीमा: ऊपरी और निचले डिस्क के आकार को कड़ाई से मिलान करने की आवश्यकता होती है, अन्यथा क्षेत्र बर्बाद हो जाएगा।

4। संबंध विधि चयन रणनीति

D2D अनुप्रयोग परिदृश्य: स्टैक्ड चिप्स की उपज में बहुत उतार-चढ़ाव होता है, आकार का अंतर महत्वपूर्ण है, या अनुकूलित कम मात्रा में उत्पादन की आवश्यकता होती है।

D2W संतुलित विकल्प: संतुलित दक्षता और उपज नियंत्रण, मध्यम पैमाने पर उत्पादन और सख्त थर्मल प्रबंधन आवश्यकताओं के साथ परिदृश्यों के लिए उपयुक्त।

W2W दक्षता प्राथमिकता: केवल तभी उपयोग किया जाता है जब वेफर आकार का मिलान किया जाता है और उपज बहुत अधिक होती है (जैसे, 99%से अधिक या बराबर), आमतौर पर सजातीय चिप स्टैक (जैसे, मेमोरी क्यूब्स) में पाया जाता है।

बॉन्डिंग विधि का विकल्प लागत, उपज, थर्मल स्थिरता और आयामी संगतता पर आधारित होना चाहिए। छोटे आकार के चिप्स या उच्च-उपज परिदृश्यों में, W2W लागत को काफी कम कर सकता है। जटिल विषम एकीकरण या उपज-संवेदनशील परिदृश्यों में, D2D या D2W का लचीलापन और भी अधिक महत्वपूर्ण है।